在4月26日的2023年北美技術(shù)研討會上，臺積電披露了有關(guān)其即將在 2025 年至 2026 年及以后推出的 N2 2nm 生產(chǎn)節(jié)點(diǎn)計(jì)劃的更多詳細(xì)信息。臺積電的N2系列制造技術(shù)將擴(kuò)展其他變化，包括具有背面供電功能的N2P和用于高性能計(jì)算的N2X。在這些即將推出的N2代工藝節(jié)點(diǎn)之間，臺積電正在制定路線圖，以繼續(xù)其提高晶體管性能效率，優(yōu)化功耗和提高晶體管密度的不懈步伐。
臺積電去年推出的初始N2制造工藝將成為代工廠第一個(gè)使用全能柵極（GAAFET）晶體管的節(jié)點(diǎn)，臺積電稱之為納米片晶體管。GAAFET與當(dāng)前的FinFET晶體管相比的優(yōu)勢包括更低的漏電流（因?yàn)橥ǖ赖乃兴膫€(gè)側(cè)面都存在柵極），以及能夠調(diào)整通道寬度以獲得更高的性能或更低的功耗。
臺積電在去年推出這項(xiàng)技術(shù)時(shí)表示，在相同的功率和復(fù)雜性下，它將使晶體管性能提高10%至15%，或者在相同的時(shí)鐘和晶體管數(shù)量下將功耗降低25%至30%。該公司還表示，N2將提供比N3E高15%以上的“混合”芯片密度，這比去年宣布的10%的密度增加有所增多。
該公司表示，N2技術(shù)開發(fā)正在按計(jì)劃進(jìn)行，該節(jié)點(diǎn)將在2025年（可能是2025年下半年）進(jìn)入大批量生產(chǎn)。該公司還表示，在進(jìn)入HVM的兩年前，其Nanosheet GAA晶體管性能達(dá)到了其目標(biāo)規(guī)格的80%以上，256Mb SRAM測試IC的平均良率超過50%。
“臺積電納米片技術(shù)展示了出色的電源效率和更低的Vmin，最適合節(jié)能計(jì)算范式，”臺積電的一份聲明中寫道。
N2P 在 2026 年獲得背面供電
臺積電的N2系列將在2026年的某個(gè)時(shí)候發(fā)展，屆時(shí)該公司計(jì)劃推出其N2P制造技術(shù)。N2P將為N2的Nanosheet GAA晶體管添加背面電源軌。
背面供電旨在通過將電源軌移動(dòng)到背面來解耦 I/O 和電源線，從而解決諸如后端 （BEOL） 中電阻升高等挑戰(zhàn)。反過來，這將提高晶體管性能并降低其功耗。此外，背面供電消除了數(shù)據(jù)和電源連接之間的一些潛在干擾。
背面供電是一種創(chuàng)新，其重要性怎么強(qiáng)調(diào)都不為過。多年來，芯片制造商一直在與芯片供電電路中的阻力作斗爭，而后端供電網(wǎng)絡(luò)（PDN）是解決這些問題的另一種方法。此外，去耦PDN和數(shù)據(jù)連接也有助于縮小面積，因此與N2相比，N2P有望進(jìn)一步提高晶體管密度。
目前，臺積電尚未透露有關(guān)N2P的性能，功耗和面積（PPA）優(yōu)于N2的任何數(shù)字。但根據(jù)我們從行業(yè)消息來源聽到的消息，僅背面電源軌就可以帶來個(gè)位數(shù)的功率改進(jìn)和兩位數(shù)的晶體管密度改進(jìn)。
臺積電表示，N2P有望在2026年投入生產(chǎn)，因此我們可以推測，第一批基于N2P的芯片將在2027年上市。這個(gè)時(shí)間表將使臺積電在后端電源方面落后競爭對手英特爾大約兩年，假設(shè)他們能夠在 2024 年按時(shí)交付自己的 20A 工藝。
除了可能成為臺積電 2nm 代工藝的主力軍的 N2P 之外，臺積電還在準(zhǔn)備 N2X。這將是為高性能計(jì)算（HPC）應(yīng)用量身定制的制造工藝，如高端CPU，這些應(yīng)用需要增加電壓和時(shí)鐘。該代工廠沒有概述該節(jié)點(diǎn)與N2、N2P和N3X相比的具體優(yōu)勢，但與所有性能增強(qiáng)型節(jié)點(diǎn)一樣，實(shí)際優(yōu)勢預(yù)計(jì)將在很大程度上取決于設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）的實(shí)踐程度。
除了發(fā)布一些2nm工藝節(jié)點(diǎn)計(jì)劃的新公告外，臺積電還在北美技術(shù)研討會上發(fā)布了其2023年N3系列工藝技術(shù)的進(jìn)展和路線圖更新。作為臺積電的最后一代基于FinFET的工藝節(jié)點(diǎn)，N3系列預(yù)計(jì)將在未來許多年內(nèi)以某種形式保持存在，成為不需要更尖端的基于GAAFET工藝的客戶可用的最密集節(jié)點(diǎn)。
臺積電在N3方面的重大路線圖更新是N3P及其高性能變體N3X。正如臺積電今天透露的那樣，N3P將是N3E的光學(xué)縮小版，與N3E相比，提供增強(qiáng)的性能，更低的功耗和更高的晶體管密度，同時(shí)保持與N3E設(shè)計(jì)規(guī)則的兼容性。同時(shí)，N3X將把極致性能與3nm級密度相結(jié)合，為高性能CPU和其他處理器提供更高的時(shí)鐘速度。
臺積電的N3（3nm級）工藝技術(shù)系列由多種變體組成，包括基準(zhǔn)N3（又名N3B），降低成本的寬松N3E，增強(qiáng)性能和芯片密度的N3P，以及具有更高電壓容差的N3X。去年，該公司還談到了晶體管密度最大化的N3S，但今年該公司仍然對這個(gè)節(jié)點(diǎn)守口如瓶，在其幻燈片中沒有提到它。
臺積電的原版N3節(jié)點(diǎn)具有多達(dá)25個(gè)EUV層，臺積電在其中的一些上使用EUV雙圖案，以實(shí)現(xiàn)比N5更高的邏輯和SRAM晶體管密度。EUV步驟通常很昂貴，而EUV雙重圖案化進(jìn)一步推高了這些成本，這就是為什么這種制造工藝只被少數(shù)不關(guān)心所需高額費(fèi)用的客戶使用的原因。
臺積電的大多數(shù)客戶對3nm級工藝感興趣，預(yù)計(jì)將使用寬松的N3E節(jié)點(diǎn)，據(jù)臺積電稱，該節(jié)點(diǎn)正在按計(jì)劃實(shí)現(xiàn)其性能目標(biāo)。N3E 使用多達(dá) 19 個(gè) EUV 層，完全不依賴 EUV 雙重圖案，降低了其復(fù)雜性和成本。代價(jià)是N3E提供的邏輯密度低于N3，并且SRAM單元尺寸與臺積電的N5節(jié)點(diǎn)相同，因此對于那些追求密度/面積增益的客戶來說，它的吸引力較小?？傮w而言，N3E承諾提供更寬的工藝窗口和更好的良率，這是芯片制造中的兩個(gè)關(guān)鍵指標(biāo)。
“N3E在良率，工藝復(fù)雜性方面將優(yōu)于N3，這直接轉(zhuǎn)化為更寬的工藝窗口，”臺積電業(yè)務(wù)發(fā)展副總裁Kevin Zhang說。
在 N3E 之后，臺積電將繼續(xù)使用 N3P 優(yōu)化 N3 系列的晶體管密度，N3P 將通過提供改進(jìn)的晶體管特性建立在 N3E 的基礎(chǔ)上。改進(jìn)的工藝節(jié)點(diǎn)將使芯片設(shè)計(jì)人員能夠在相同的泄漏下將性能提高 5%，或者在相同的時(shí)鐘下將功耗降低 5% ~ 10%。新節(jié)點(diǎn)還將為“混合”芯片設(shè)計(jì)增加 4% 的晶體管密度，臺積電將其定義為由 50% 邏輯、30% SRAM 和 20% 模擬電路組成的芯片。
作為N3P討論的一部分，臺積電強(qiáng)調(diào)，密度改進(jìn)是通過調(diào)整其掃描儀的光學(xué)性能來實(shí)現(xiàn)的。因此，臺積電很可能能夠縮小所有類型的芯片結(jié)構(gòu)，這將使N3P成為SRAM密集型設(shè)計(jì)的有吸引力的節(jié)點(diǎn)。
“N3P是一種性能提升，它的性能提高了5%，至少比N5E高3%，”張解釋說。它還具有2%的光學(xué)收縮，使晶體管密度達(dá)到1.04倍。
由于N3P是N3E的光學(xué)收縮，它將保留N3E的設(shè)計(jì)規(guī)則，使芯片設(shè)計(jì)人員能夠在新節(jié)點(diǎn)上快速復(fù)用N3E IP。因此，N3P也有望成為臺積電最受歡迎的N3節(jié)點(diǎn)之一，預(yù)計(jì)Cadence和Synopsys等IP設(shè)計(jì)公司將為該工藝技術(shù)提供各種IP，從而在此過程中獲得與現(xiàn)有N3E向前兼容的好處。臺積電表示，N3P將于2024年下半年投入生產(chǎn)。
最后，對于CPU和GPU等高性能計(jì)算應(yīng)用的開發(fā)人員，臺積電在過去幾代中一直提供其X系列高壓，以性能為中心的節(jié)點(diǎn)。正如在去年的活動(dòng)中披露的那樣，N3系列將獲得自己的X變體，其名稱恰如其分地命名為N3X節(jié)點(diǎn)。
與N3E相比，N3X預(yù)計(jì)將提供至少5%的時(shí)鐘速度比N3P高。這是通過使節(jié)點(diǎn)更能耐受更高電壓來實(shí)現(xiàn)的，允許芯片設(shè)計(jì)人員提高時(shí)鐘速度以換取更高的整體泄漏。
臺積電聲稱N3X將支持（至少）1.2v的電壓，這對于3nm級制造工藝來說是一個(gè)相當(dāng)極端的電壓。反過來，泄漏成本是巨大的，臺積電預(yù)計(jì)，在更平衡的N250P節(jié)點(diǎn)上，漏電將增加3%。這強(qiáng)調(diào)了為什么N3X實(shí)際上僅適用于HPC級處理器，并且芯片設(shè)計(jì)人員需要格外小心以控制其最強(qiáng)大（和耗電）的芯片。
至于晶體管密度，N3X將提供與N3P相同的密度。臺積電尚未評論它是否還將保持與N3P和N3E的設(shè)計(jì)規(guī)則兼容性。
臺積電當(dāng)前路線圖中的最后一個(gè)N3系列節(jié)點(diǎn)，該公司表示N3X將在2025年投入生產(chǎn)。
在會上，臺積電還披露了TSMC 3DFabric先進(jìn)封裝和硅堆疊——TSMC 3DFabric 系統(tǒng)集成技術(shù)的主要新發(fā)展，當(dāng)中包括：
以及使用 N4PRF 突破 CMOS 射頻技術(shù)的極限——除了 2021 年宣布的 N6RF 技術(shù)，臺積電還在開發(fā) N4PRF，這是業(yè)界最先進(jìn)的 CMOS 射頻技術(shù)，適用于 WiFi 7 射頻片上系統(tǒng)等數(shù)字密集型射頻應(yīng)用。與 N6RF 相比，N4PRF 在相同速度下支持高 1.77 倍的邏輯密度和低 45% 的邏輯功耗。
臺積電還表示，今年將發(fā)布新軟件，以幫助開發(fā)先進(jìn)汽車計(jì)算機(jī)芯片的客戶更快地利用其最新技術(shù)。
臺積電是全球最大的半導(dǎo)體合約制造商。恩智浦半導(dǎo)體和意法半導(dǎo)體等許多汽車行業(yè)最大的芯片供應(yīng)商都選擇臺積電制造芯片。但與消費(fèi)電子產(chǎn)品中的芯片相比，汽車芯片必須滿足更高的堅(jiān)固性和壽命標(biāo)準(zhǔn)。臺積電擁有用于汽車行業(yè)的特殊制造工藝，通常比消費(fèi)類芯片的類似工藝晚幾年。
過去，汽車芯片公司需要額外的時(shí)間來為那些專門的生產(chǎn)線創(chuàng)建芯片設(shè)計(jì)。結(jié)果是汽車芯片可能比最新智能手機(jī)中的芯片落后數(shù)年。在技術(shù)大會上，臺積電推出了新軟件，使汽車芯片設(shè)計(jì)人員能夠提前兩年左右開始設(shè)計(jì)工作。這將使這些公司能夠使用臺積電 N3 芯片制造技術(shù)的汽車版本——這是消費(fèi)設(shè)備的當(dāng)前技術(shù)水平——一旦臺積電在 2025 年推出汽車級版本。
“從歷史上看，汽車一直遠(yuǎn)遠(yuǎn)落后于消費(fèi)者，”臺積電業(yè)務(wù)發(fā)展副總裁 Kevin Zhang 在新聞發(fā)布會上表示?！澳鞘沁^去。這使我們的汽車客戶能夠更早地開始他們的設(shè)計(jì)——事實(shí)上，比之前早了兩年?！?/span>
Zhang 說，在新冠疫情和隨之而來的汽車半導(dǎo)體短缺之前，汽車制造商通常將重要的芯片技術(shù)決策留給供應(yīng)商。但現(xiàn)在，這些供應(yīng)商和汽車制造商經(jīng)常與臺積電直接討論?！八麄兂浞忠庾R到他們需要直接接觸硅技術(shù)選擇，” Zhang 說。“在過去的幾年里，我親自會見了許多主要的汽車業(yè)首席執(zhí)行官...我們在前期與他們密切合作?！?/span>
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